Performance Analysis of Concatenated Coding to Increase the Endurance of Multilevel NAND Flash Memory

Cover Page

Cite item

Full Text

Abstract

The increasing storage density of modern NAND flash memory chips, achieved both due to scaling down the cell size, and due to the increasing number of used cell states, leads to a decrease in data storage reliability, namely, error probability, endurance (number of P/E cycling) and retention time. Error correction codes are often used to improve the reliability of data storage in multilevel flash memory. The effectiveness of using error correction codes is largely determined by the model accuracy that exhibits the basic processes associated with writing and reading data. The paper describes the main sources of disturbances for a flash cell that affect the threshold voltage of the cell in NAND flash memory, and represents an explicit form of the threshold voltage distribution. As an approximation of the obtained threshold voltage distribution, a Normal-Laplace mixture model was shown to be a good fit in multilevel flash memories for a large number of rewriting cycles. For this model, a performance analysis of the concatenated coding scheme with an outer Reed-Solomon code and an inner multilevel code consisting of binary component codes is carried out. The performed analysis makes it possible to obtain tradeoffs between the error probability, storage density, and the number of P/E cycling. The resulting tradeoffs show that the considered concatenated coding schemes allow, due to a very slight decrease in the storage density, to increase the number of P/E cycling up to 2–2.5 times than their nominal endurance specification while maintaining the required value of the bit error probability.

About the authors

A. N Trofimov

Saint Petersburg State University of Aerospace Instrumentation (SUAI)

Email: andrei.trofimov@vu.spb.ru
Bolshaya Morskaya St. 67

F. A Taubin

Saint Petersburg State University of Aerospace Instrumentation (SUAI)

Email: ftaubin@yahoo.com
Bolshaya Morskaya St. 67

References

  1. Advances in Non-Volatile Memory and Storage Technology. Second Edition / Eds.: Magyari-Köpe B., Nishi Y. // Amsterdam.: Woodhead Publishing. 2019. 662 p.
  2. Gao B. Emerging Non-Volatile Memories for Computation-in-Memory // 25th Asia and South Pacific Design Automation Conference (ASP-DAC). 2020. pp. 381–384. doi: 10.1109/ASP-DAC47756.2020.9045394.
  3. Ishimaru K. Future of Non-Volatile Memory — From Storage to Computing // IEEE International Electron Devices Meeting (IEDM). 2019. pp. 1.3.1–1.3.6. doi: 10.1109/IEDM19573.2019.8993609.
  4. Ishimaru K. Non-Volatile Memory Technology for Data Age // 14th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT). 2018. pp. 1–4. doi: 10.1109/ICSICT.2018.8564815.
  5. Gerardin S., Paccagnella A. Present and future non-volatile memories for space // IEEE Transactions on Nuclear Science. 2010. vol. 57. no. 6. pp. 3016–3039. doi: 10.1109/TNS.2010.2084101.
  6. Nonvolatile Memory Technologies with Emphasis on Flash: A Comprehensive Guide to Understanding and Using Flash Memory Devices / Eds.: Brewer J., Jill M. // Wiley–IEEE Press. 2008. 792 p.
  7. Kang J., Huang P., Han R., Xiang Y., Cui X., Liu X. Flash-based Computing in-Memory Scheme for IOT // Proceedings of the 2019 IEEE 13th International Conference on ASIC (ASICON). 2019. pp. 1–4. doi: 10.1109/ASICON47005.2019.8983502.
  8. Bennett S., Sullivan J. NAND Flash Memory and Its Place in IoT // Proceedings of the 2021 32nd Irish Signals and Systems Conference (ISSC). 2021. pp. 1–6. doi: 10.1109/ISSC52156.2021.9467859.
  9. Aritome S. NAND Flash Memory Technologies // Hoboken.: Wiley. 2016. 432 p.
  10. Ohshima S.J. Empowering Next-Generation Applications through FLASH Innovation // Proceedings of the 2020 IEEE Symposium on VLSI Technology 2020. pp. 1–4. doi: 10.1109/VLSITechnology18217.2020.9265031.
  11. Janukowicz J. How New QLC SSDs Will Change the Storage Landscape. IDC White Paper. 2018. Available at: https://www.micron.com/-/media/client/global/documents/products/white-paper/how_new_qlc_ssds_will_change_the_storage_landscape.pdf?la=en (accessed: 13.10.2022).
  12. Goda A. Recent Progress on 3D NAND Flash Technologies // Electronics. 2021. vol. 10. no. 24. pp. 3156. doi: 10.3390/electronics10243156.
  13. Luo Y., Ghose S., Cai Y., Haratsch E., Mutlu O. Enabling Accurate and Practical Online Flash Channel Modeling for Modern MLC NAND Flash Memory // IEEE Journal on Selected Areas in Communications. 2016. vol. 34. no. 9. pp. 2294–2311. doi: 10.1109/JSAC.2016.2603608.
  14. Liu W. et al., Modeling of Threshold Voltage Distribution in 3D NAND Flash Memory // 2021 Design, Automation & Test in Europe Conference & Exhibition (DATE). 2021. pp. 1729–1732. doi: 10.23919/DATE51398.2021.9473974.
  15. Grupp L., Davis J., Swanson S. The bleak future of NAND flash memory // Proceedings of the 10th USENIX Conference on File and Storage Technologies (FAST’12). 2012. pp. 2.
  16. Mielke N. et al. Bit error rate in NAND flash memories // Proceedings of IEEE International Reliability Physics Symposium. 2008. pp. 9–19.
  17. Liu J., Hsu C., Wang I., Hou T. Categorization of multilevel-cell storage-class memory: an RRAM example // IEEE Transactions on Electron Devices. 2015. vol. 62. no. 8. pp. 2510–2516. doi: 10.1109/TED.2015.2444663.
  18. Solid-State Drive (SSD) Requirements and Endurance Test Method (JESD218) // JEDEC Solid State Technology Association. 2010.
  19. Yoon J., Tressler G. Advanced Flash Technology Status, Scaling Trends & Implications to Enterprise SSD Technology Enablement // Flash Memory Summit. 2012.
  20. Maislos A. A New Era in Embedded Flash Memory // Flash Memory Summit. 2011.
  21. Fan B., Qin M., Siegel P. Enhancing the Expected Lifetime of NAND Flash by Short q-Ary WOM Codes // IEEE Communications Letters. 2018. vol. 22. no. 7. pp. 1302–1305. doi: 10.1109/LCOMM.2017.2776200.
  22. Chee Y., Kiah H., Vardy A., Yaakobi E. Explicit and Efficient WOM Codes of Finite Length. // IEEE Transactions on Information Theory. 2020. vol. 66. no. 5. pp. 2669–2682. doi: 10.1109/TIT.2019.2946483.
  23. Yaakobi E., Yucovich A., Maor G., Yadgar G. When do WOM codes improve the erasure factor in flash memories? IEEE International Symposium on Information Theory (ISIT). 2015. pp. 2091–2095. doi: 10.1109/ISIT.2015.7282824.
  24. Jiang A., Li Y., Gad E., Langberg M., Bruck J. Joint rewriting and error correction in write-once memories // IEEE International Symposium on Information Theory (ISIT). 2013. pp. 1067–1071. doi: 10.1109/ISIT.2013.6620390.
  25. Solomon A., Cassuto Y. Error-Correcting WOM Codes: Concatenation and Joint Design // IEEE Transactions on Information Theory. 2019. vol. 65. no. 9. pp. 5529–5546. doi: 10.1109/TIT.2019.2917519.
  26. Micheloni R., Marelli A., Ravasio R. Error Correction Codes for Non-Volatile Memories // Springer Science & Business Media. 2008. 338 p.
  27. Li S., Zhang T. Improving multi-level NAND flash memory storage reliability using concatenated BCH- TCM coding // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2010. vol. 18. no. 10. pp. 1412–1420. doi: 10.1109/TVLSI.2009.2024154.
  28. Dong G., Xie N., Zhang T. On the Use of Soft-Decision Error-Correction Codes in NAND Flash Memory // IEEE Transactions on Circuits and Systems I: Regular Papers. 2011. vol. 58. no. 2. pp. 429–439. doi: 10.1109/TCSI.2010.2071990.
  29. Dolecek L., Cassuto Y. Channel coding for nonvolatile memory technologies: Theoretical advances and practical considerations // Proceedings of the IEEE. 2017. vol. 105. no. 9. pp. 1705–1724. doi: 10.1109/JPROC.2017.2694613.
  30. Таубин Ф.А., Трофимов А.Н. Каскадное кодирование на основе многомерных решеток и кодов Рида-Соломона для многоуровневой флеш-памяти // Труды СПИИРАН. 2018. Вып. 2(57). С. 75–103. doi: 10.15622/sp.57.4.
  31. Таубин Ф.А., Трофимов А.Н. Каскадное кодирование для многоуровневой флеш-памяти с исправлением ошибок малой кратности во внешней ступени // Труды СПИИРАН. 2019. Вып. 18(5). С. 1149–1181. doi: 10.15622/sp.2019.18.5.1149-1181.
  32. IEEE Std 1890-2018 // IEEE Standard for Error Correction Coding of Flash Memory Using Low-Density Parity Check Codes. 2019. pp. 1–51.
  33. Таубин Ф.А., Трофимов А.Н. Каскадное кодирование с внутренним двухуровневым tail-biting/parity check кодом для многоуровневой flash памяти // XXIII международная научная конференция Волновая электроника и инфокоммуникационные системы: Сб. научн. тр. конференции. 2020. С. 354-361.
  34. Трофимов А.Н., Таубин Ф.А. Анализ каскадного кодирования для многоуровневой флеш-памяти с использованием смешанной Normal-Laplace модели // XXV международная научная конференция Волновая электроника и инфокоммуникационные системы: Сб. научн. тр. конференции. 2022. С. 109–113.
  35. Cai Y., Ghose S., Haratsch E., Luo Y., Mutlu O. Error characterization, mitigation, and recovery in Flash Memory-Based solid-state drives // Proceedings of IEEE. 2017. vol. 105. no. 9. pp. 1666–1704. doi: 10.1109/JPROC.2017.2713127.
  36. Dong G., Pan Y., Xie N., Varanasi C., Zhang T. Estimating information-theoretical NAND flash memory storage capacity and its implication to memory system design space exploration // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2012. vol. 20. no. 9. pp. 1705–1714. doi: 10.1109/TVLSI.2011.2160747.
  37. Park S., Moon J. Characterization of Inter-Cell Interference in 3D NAND Flash Memory // IEEE Transactions on Circuits and Systems I: Regular Papers. 2021. vol. 68. no. 3. pp. 1183–1192. doi: 10.1109/TCSI.2020.3047484.
  38. Moon J., No J., Lee S., Kim S., Choi S., Song Y. Statistical Characterization of Noise and Interference in NAND Flash Memory // IEEE Transactions on Circuits and Systems I: Regular Papers. 2013. vol. 60. no. 8. pp. 2153–2164. doi: 10.1109/TCSI.2013.2239116.
  39. Wang X., Dong G., Pan L., Zhou R. Error Correction Codes and Signal Processing in Flash Memory. / Ed.: Igor Stievano // IntechOpen. 2011. pp. 57–82. Available at: www.intechopen.com/books/flash-memories/error-correction-codes-and-signal processing-in-flash-memory (accessed 13.10.2022).
  40. Wang K., Du G., Lun Z., Liu X. Investigation of Retention Noise for 3-D TLC NAND Flash Memory // IEEE Journal of the Electron Devices Society. 2019. vol. 7. pp. 150–157. doi: 10.1109/JEDS.2018.2886359.
  41. Luo Y. et al. Improving 3D NAND Flash Memory Lifetime by Tolerating Early Retention Loss and Process Variation // Proceedings of the ACM on Measurement and Analysis of Computing Systems. 2018. vol. 2. no. 3. pp 1–48. doi: 10.1145/3224432.
  42. Liu W. et al. Characterization Summary of Performance, Reliability, and Threshold Voltage Distribution of 3D Charge-Trap NAND Flash Memory // ACM Transactions on Storage. 2022. vol. 18. no. 2. pp 1–25. doi: 10.1145/3491230.
  43. Cai Y., Haratsch E., Mutlu O., Mai K. Threshold voltage distribution in MLC NAND flash memory: Characterization, analysis, and modeling // Proceedings of Design, Automation and Test in Europe Conference. 2013. pp. 1285–1290. doi: 10.7873/DATE.2013.266.
  44. Li Q., Jiang A., Haratsch E. Noise modeling and capacity analysis for NAND flash memories // Proceedings of IEEE International Symposium on Information Theory. 2014. pp. 2262–2266. doi: 10.1109/ISIT.2014.6875236.
  45. Ashrafi R., Arslan S., Pusane A. On the distribution of the threshold voltage in multi-level cell flash memories // Physical Communication. 2019. vol. 36. no. 1–2. pp. 1–21. doi: 10.1016/j.phycom.2019.100747.
  46. Parnell T., Papandreou N., Mittelholzer T., Pozidis H. Modelling of the Threshold Voltage Distributions of Sub-20nm NAND Flash Memory // IEEE Global Communications Conference. 2014. pp. 2351–2356. doi: 10.1109/GLOCOM.2014.7037159.
  47. Xu Q., Gong P., Chen T.M. Concatenated LDPC-TCM coding for reliable storage in multi-level flash memories // Proceedings of the 9th International Symposium on Communication System, Networks & Digital Signal Processing (CSNDSP’ 2014). 2014. pp. 166–170.
  48. Kurkoski B.M. Coded modulation using lattices and Reed-Solomon codes, with applications to flash memories // IEEE Transactions on Selected Areas in Communications. 2014. vol. 32. no. 5. pp. 900–908. doi: 10.1109/JSAC.2014.140510.
  49. Кларк Дж., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи / Под ред. Б.С. Цыбакова // М.: Радио и связь. 1987. 392 с.
  50. Трофимов А.Н., Таубин Ф.А. Вычисление аддитивной границы вероятности ошибки декодирования с использованием характеристических функций // Информационно-управляющие системы. 2021. № 4. С. 71–85. doi: 10.31799/1684-8853-2021-4-71-85.

Supplementary files

Supplementary Files
Action
1. JATS XML
Download

Согласие на обработку персональных данных с помощью сервиса «Яндекс.Метрика»

1. Я (далее – «Пользователь» или «Субъект персональных данных»), осуществляя использование сайта https://journals.rcsi.science/ (далее – «Сайт»), подтверждая свою полную дееспособность даю согласие на обработку персональных данных с использованием средств автоматизации Оператору - федеральному государственному бюджетному учреждению «Российский центр научной информации» (РЦНИ), далее – «Оператор», расположенному по адресу: 119991, г. Москва, Ленинский просп., д.32А, со следующими условиями.

2. Категории обрабатываемых данных: файлы «cookies» (куки-файлы). Файлы «cookie» – это небольшой текстовый файл, который веб-сервер может хранить в браузере Пользователя. Данные файлы веб-сервер загружает на устройство Пользователя при посещении им Сайта. При каждом следующем посещении Пользователем Сайта «cookie» файлы отправляются на Сайт Оператора. Данные файлы позволяют Сайту распознавать устройство Пользователя. Содержимое такого файла может как относиться, так и не относиться к персональным данным, в зависимости от того, содержит ли такой файл персональные данные или содержит обезличенные технические данные.

3. Цель обработки персональных данных: анализ пользовательской активности с помощью сервиса «Яндекс.Метрика».

4. Категории субъектов персональных данных: все Пользователи Сайта, которые дали согласие на обработку файлов «cookie».

5. Способы обработки: сбор, запись, систематизация, накопление, хранение, уточнение (обновление, изменение), извлечение, использование, передача (доступ, предоставление), блокирование, удаление, уничтожение персональных данных.

6. Срок обработки и хранения: до получения от Субъекта персональных данных требования о прекращении обработки/отзыва согласия.

7. Способ отзыва: заявление об отзыве в письменном виде путём его направления на адрес электронной почты Оператора: info@rcsi.science или путем письменного обращения по юридическому адресу: 119991, г. Москва, Ленинский просп., д.32А

8. Субъект персональных данных вправе запретить своему оборудованию прием этих данных или ограничить прием этих данных. При отказе от получения таких данных или при ограничении приема данных некоторые функции Сайта могут работать некорректно. Субъект персональных данных обязуется сам настроить свое оборудование таким способом, чтобы оно обеспечивало адекватный его желаниям режим работы и уровень защиты данных файлов «cookie», Оператор не предоставляет технологических и правовых консультаций на темы подобного характера.

9. Порядок уничтожения персональных данных при достижении цели их обработки или при наступлении иных законных оснований определяется Оператором в соответствии с законодательством Российской Федерации.

10. Я согласен/согласна квалифицировать в качестве своей простой электронной подписи под настоящим Согласием и под Политикой обработки персональных данных выполнение мною следующего действия на сайте: https://journals.rcsi.science/ нажатие мною на интерфейсе с текстом: «Сайт использует сервис «Яндекс.Метрика» (который использует файлы «cookie») на элемент с текстом «Принять и продолжить».